在大內(nèi)存時(shí)代振奮人心的CXL技術(shù)（上）中，我們對(duì)CXL技術(shù)是什么，解決了什么問題，以及CXL1.0/1.1、CXL2.0和CXL3.0技術(shù)進(jìn)行了詳細(xì)闡述，并從存儲(chǔ)變革了解了CXL的未來意義。

CXL技術(shù)的出現(xiàn)帶來了一個(gè)全新的市場，本文將繼續(xù)對(duì)業(yè)界各大廠在CXL上的布局以及CXL技術(shù)依舊存在著較高延遲性進(jìn)行闡述，希望有助于大家更進(jìn)一步了解CXL現(xiàn)狀。

本文要點(diǎn)

CXL作為一項(xiàng)嶄新的技術(shù)，各大廠家都在搶先布局，目前大陸選手在CXL領(lǐng)域并未落后，部分廠家甚至表現(xiàn)出彩。

目前，CXL的內(nèi)存延遲在170-250ns左右，與其他CPU的內(nèi)存、緩存和寄存器仍然存在一定差距。隨著時(shí)間的推移，業(yè)界預(yù)計(jì)延遲問題會(huì)大大改善。

壹

新技術(shù)搶先入，大廠布局如何？

CXL發(fā)展勢頭強(qiáng)勁，三星、SK海力士、Marvell、Rambus、三星、AMD等大廠們的布局也在不斷加速。

Microchip推出用于數(shù)據(jù)中心計(jì)算的新型CXL智能存儲(chǔ)控制器

2022年8月，Microchip宣布擴(kuò)吉印通下串行連接存儲(chǔ)控制器產(chǎn)品陣容，推出基于Compute Express Link（CXL）的新型SMC 2000系列智能存儲(chǔ)控制器，使CPU、GPU和SoC能夠利用CXL接口連接DDR4或DDR5存儲(chǔ)器。

據(jù)悉，該解決方案可為每個(gè)內(nèi)核提供更大的存儲(chǔ)帶寬和更高的存儲(chǔ)容量，并使現(xiàn)代CPU能夠優(yōu)化應(yīng)用工作負(fù)載，從而降低數(shù)據(jù)中心的整體總擁有成本。

SK海力士：到2023年量產(chǎn)CXL內(nèi)存產(chǎn)品

2022年10月，SK海力士成功開發(fā)行業(yè)首款將計(jì)算功能與CXL存儲(chǔ)器相結(jié)合的CMS（Computational Memory Solution）。據(jù)悉，該解決方案擬搭載于下一代服務(wù)器平臺(tái)上，有望提升系統(tǒng)性能和能源效率。

2022年11月，SK海力士宣布已經(jīng)與AMD展開了密切的合作，為EPYC 9004系列服務(wù)器處理器提供了完全兼容的DDR5和CXL解決方案，并得到了AMD的驗(yàn)證。此外，SK海力士還與AMD在第四代EPYC服務(wù)器處理器參考架構(gòu)上測試PCIe 5.0連接的穩(wěn)定性，以便未來提供高性能的PCIe 5.0NVMe解決方案，以響應(yīng)當(dāng)今AI和ML應(yīng)用市場的需求。

在更早的8月，SK海力士推出首款CXL存儲(chǔ)器樣品。SK海力士DRAM產(chǎn)品規(guī)劃負(fù)責(zé)人Kang Uk-song在一份聲明中表示，SK海力士的目標(biāo)是到2023年量產(chǎn)CXL內(nèi)存產(chǎn)品。

美滿電子（Marvell）收購CXL開發(fā)商Tanzanite

美滿電子正在進(jìn)行以數(shù)據(jù)中心為重點(diǎn)的投資來擴(kuò)大潛在市場。2022年5月9日，美滿電子宣布將收購先進(jìn)CXL技術(shù)領(lǐng)先開發(fā)商Tanzanite，加速實(shí)現(xiàn)完全可組合的云基礎(chǔ)架構(gòu)的愿景。

Marvell存儲(chǔ)業(yè)務(wù)事業(yè)部執(zhí)行副總裁Dan Christman表示：“我們相信CXL將成為實(shí)現(xiàn)下一代數(shù)據(jù)中心最佳資源利用的重大變革者，而收購Tanzanite將提高我們解決客戶最具挑戰(zhàn)性問題的能力?！?/p>

據(jù)了解，未來的云數(shù)據(jù)中心將建立在利用CXL技術(shù)的完全分解式架構(gòu)上，基于連接處理器、加速器和內(nèi)存的行業(yè)標(biāo)準(zhǔn)CXL的硅組件將促進(jìn)具有顯著性能和效率優(yōu)勢的新云數(shù)據(jù)中心架構(gòu)。

Rambus開展CXL內(nèi)存互連計(jì)劃

2021年6月，Rambus推出了CXL內(nèi)存互連計(jì)劃，并宣布與包括云、系統(tǒng)和內(nèi)存企業(yè)在內(nèi)的生態(tài)體系達(dá)成合作，以加快CXL內(nèi)存互連解決方案的開發(fā)和落地。當(dāng)年10月，Rambus發(fā)布了CXL 2.0控制器。

除了新產(chǎn)品動(dòng)態(tài)之外，Rambus在并購方面也有新進(jìn)展。2021年6月，Rambus宣布完成對(duì)AnalogX和PLDA的收購，增強(qiáng)了公司在服務(wù)器內(nèi)存接口芯片方面的領(lǐng)先地位，加速了為下一代數(shù)據(jù)中心提供創(chuàng)新CXL互連解決方案的路線圖。

2022年5月5日，Rambus宣布收購電子設(shè)計(jì)公司Hardent。據(jù)了解，Hardent擁有20年的半導(dǎo)體經(jīng)驗(yàn)，其世界一流的硅設(shè)計(jì)、驗(yàn)證、壓縮和糾錯(cuò)碼(ECC)專業(yè)知識(shí)為RambusCXL內(nèi)存互連計(jì)劃提供了關(guān)鍵資源。

瀾起科技新品不斷

2022年5月6日，瀾起科技發(fā)布全球首款CXL內(nèi)存擴(kuò)展控制器芯片（MXC）。

官方資料顯示，這款MXC芯片是一款CXL DRAM內(nèi)存控制器，屬于CXL協(xié)議所定義的第三種設(shè)備類型，按照CXL 2.0規(guī)范設(shè)計(jì)，支持PCIe 5.0規(guī)范速度，專為內(nèi)存AIC擴(kuò)展卡、背板及EDSFF內(nèi)存模組而設(shè)計(jì)，可大幅擴(kuò)展內(nèi)存容量和帶寬，滿足高性能計(jì)算、人工智能等數(shù)據(jù)密集型應(yīng)用日益增長的需求。

今年1月初，瀾起科技宣布，其PCIe 5.0/CXL 2.0 Retimer芯片成功實(shí)現(xiàn)量產(chǎn)。據(jù)悉，該芯片是瀾起科技現(xiàn)有PCIe 4.0 Retimer產(chǎn)品的升級(jí)，可為業(yè)界提供穩(wěn)定可靠的高帶寬、低延遲PCIe 5.0/ CXL 2.0互連解決方案。

三星推出512GB CXL內(nèi)存擴(kuò)展器2.0

今年1月5日，在美國國際消費(fèi)類電子產(chǎn)品展覽會(huì)（CES2023）上，三星電子展示了其512GB CXL內(nèi)存擴(kuò)展器。官方資料顯示，這款設(shè)備支持最新的CXL2.0接口，采用EDSFF(E3.S)封裝尺寸，配備專用集成電路(ASIC)CXL控制器，并采用當(dāng)下主流的DDR5 DRAM作為存儲(chǔ)核心，從而實(shí)現(xiàn)極高的I/O接口帶寬。

三星512GB CXL內(nèi)存擴(kuò)展器擁有極佳的通用性和靈活的可擴(kuò)展性，創(chuàng)新性地支持將服務(wù)器的存儲(chǔ)容量擴(kuò)展到數(shù)TB以上，滿足大數(shù)據(jù)和AI/ML工作負(fù)載的處理需求，尤其適合下一代大容量企業(yè)級(jí)服務(wù)器和數(shù)據(jù)中心應(yīng)用。值得一提的是，三星這次推出的這款內(nèi)存模組CXL內(nèi)存擴(kuò)展控制器芯片正是由上述提到的瀾起科技提供。

AMD預(yù)計(jì)將于2023年推出支持CXL1.1接口的新品

AMD的EPYC Genoa支持DDR5、PCIe 5.0以及CXL1.1接口。并且，其另一產(chǎn)品Bergamo擁有更高的電源效率和每插槽性能，它將會(huì)和Genoa采用相同的CPU接口，所以PCIe5.0和DDR5以及CXL1.1都是支持的，預(yù)計(jì)將會(huì)在2023年推出。

總體而言，CXL技術(shù)入市不久，目前各大廠家發(fā)展進(jìn)度差別并不大，大家都站在同一起跑線上競爭。大陸廠商如瀾起科技近期動(dòng)態(tài)頻頻，成果也是獲得了業(yè)界的認(rèn)可。未來，依舊可以在這個(gè)市場上繼續(xù)發(fā)力。

貳

CXL依舊面臨著延遲問題

內(nèi)存離CPU越遠(yuǎn)，延遲就越高，這就是內(nèi)存DIMM通常盡可能靠近插槽的原因。最大限度的降低延遲是業(yè)界一直致力于解決的問題，因此，大家對(duì)于這項(xiàng)嶄新的CXL技術(shù)也是抱有較高期待。

由于與CPU的距離較遠(yuǎn)，業(yè)界對(duì)于PCI-Express以及CXL的延遲性會(huì)寬容一些，而對(duì)于SRAM、DRAM等則十分嚴(yán)格。按照上文所述，SRAM響應(yīng)時(shí)間通常在納秒級(jí)，DRAM則一般為100納秒量級(jí)，NAND Flash則高達(dá)100微秒級(jí)。

作為一個(gè)分布式內(nèi)存，盡管CXL主打的是低延遲，但其與CPU的內(nèi)存、緩存和寄存器比起來，延遲仍然有著一定差距的。在此前的Hot Chips上，CXL聯(lián)盟就給出了CXL在延遲上的具體數(shù)字。獨(dú)立于CPU外的CXL內(nèi)存延遲在170-250ns左右，高過獨(dú)立于CPU的NVM、網(wǎng)絡(luò)連接的解構(gòu)內(nèi)存、SSD和HDD等。

CXL總裁Siamak Tavallaei在SC22上表示，CXL實(shí)際上包含三種協(xié)議，但并非所有協(xié)議都是延遲的靈丹妙藥。CXL.io（運(yùn)行在PCIe總線的物理層上）仍然具有與以往相同類型的延遲，但其他兩個(gè)協(xié)議，CXL.cache和CXL.mem采用了更快的路徑，減少了延遲。

Tavallaei解釋說，大多數(shù)CXL內(nèi)存控制器會(huì)增加大約200納秒的延遲，額外的重定時(shí)器會(huì)增加或花費(fèi)幾十納秒，具體取決于設(shè)備與CPU的距離。這與其他CXL早期采用者所看到的一致。但是GigaIO首席執(zhí)行官Alan Benjamin對(duì)外表示，它所見過的大多數(shù)CXL內(nèi)存擴(kuò)展模塊的延遲都接近250納秒，而不是170納秒。

另外值得一提的是，來自Meta和AMD的兩位專家提出了一個(gè)概念，也就是對(duì)內(nèi)存進(jìn)行分層，分為用于實(shí)時(shí)分析等關(guān)鍵任務(wù)的“熱”內(nèi)存、訪問不那么頻繁的“暖”內(nèi)存和用于龐大數(shù)據(jù)的“冷”內(nèi)存?！盁帷眱?nèi)存頁面放在原生DDR內(nèi)存里，而“冷”內(nèi)存頁面則交給CXL內(nèi)存。

但是當(dāng)前的軟件應(yīng)用可能無法有效區(qū)分“熱”內(nèi)存和“冷”內(nèi)存。在原生內(nèi)存用完后，就會(huì)去占用CXL內(nèi)存。如此一來原本作為“冷”內(nèi)存的CXL，也開始變成“熱”內(nèi)存。所以目前最大的挑戰(zhàn)就是在操作系統(tǒng)和軟件層面，如何檢測到“冷”內(nèi)存頁面，將其主動(dòng)轉(zhuǎn)入CXL內(nèi)存里，為原生內(nèi)存留出空間。Meta和AMD的兩位專家表示，他們已經(jīng)在開發(fā)相應(yīng)的軟硬件技術(shù)。

就現(xiàn)在服務(wù)器市場情況看，低核心數(shù)的CPU依然會(huì)繼續(xù)使用原生DDR通道來配置DIMM內(nèi)存。而只有高核心數(shù)CPU上，再根據(jù)系統(tǒng)成本、容量、功耗和帶寬等參數(shù)來靈活應(yīng)用CXL內(nèi)存，因?yàn)檫@才是CXL的核心優(yōu)勢，

目前，CXL生態(tài)系統(tǒng)才剛剛起步。許多企業(yè)還處于找相應(yīng)的廠商的拿工程樣品搭建環(huán)境進(jìn)行開發(fā)測試的階段。隨著時(shí)間的推移，業(yè)界預(yù)計(jì)延遲問題會(huì)大大改善。

結(jié)語

隨著各大廠家對(duì)CXL技術(shù)布局的愈發(fā)完善，一幅關(guān)于未來服務(wù)器行業(yè)的發(fā)展圖景也愈發(fā)清晰。

我們?cè)谒伎歼@項(xiàng)新技術(shù)時(shí)，也正期待著它無限的可能性，距離產(chǎn)品的落地時(shí)間愈發(fā)接近，其后續(xù)表現(xiàn)如何，我們拭目以待。

全球半導(dǎo)體觀察 王凱琪